引用娜娜 的 2008年6月20日 目 录摘要............................................................... 1前言............................................................... 21 EDA技术与VHDL语言............................................... 21.1 EDA技术.................................................... 21.2 VHDL........................................................ 21.2.1 VHDL语言的优点............................................. 21.2.2 VHDL语言的设计步骤.......................................... 32 FPGA芯片......................................................... 42.1 FPGA的概述................................................. 42.2 FPGA与CPLD的异同点........................................ 43 Quartus Ⅱ软件简述............................................... 43.1 Quartus Ⅱ概述.............................................. 43.2 Quartus Ⅱ的基本功能........................................ 53.3 Quartus Ⅱ的设计流程........................................ 54 数字信号源....................................................... 54.1 数字信号源.................................................. 54.2 数字信号源的功能实现........................................ 54.3 逻辑结构描述................................................ 55 数字信号源设计的基本原理......................................... 65.1 原理........................................................ 65.2 程序设计方法................................................ 76 系统仿真......................................................... 76.1递增锯齿波的实现............................................ 86.2递减锯齿波的实现............................................ 86.3三角波的实现................................................ 96.4递增阶梯波的实现............................................ 96.5整个原理图的仿真............................................ 97编程下载......................................................... 108 结论............................................................ 12谢辞.............................................................. 13参考文献:......................................................... 15附录.............................................................. 16 基于FPGA芯片的数字信号源设计王丽娜摘要：随着科学技术的发展,数字基带信号源广泛应用于各种数字通信场合,用来实现信道的复用,有效传输数字信息。而目前电子设计的必由之路是数字化已经成为共识,大规模可编程逻辑器件FPGA的广泛应用,为数字系统的设计带来极大的灵活性。由于该器件可以通过软件编程来对其硬件结构和工作方式进行重构,使得硬件设计如同软件那样方便快捷。正是基于这样优越的EDA技术背景,本文利用VHDL语言设计和原理图输入设计相结合的混合设计方法,成功的对集中插入帧同步码时分复用数字信号源进行了逻辑描述,并通过EDA软件QuartusII 将系统的硬件编程代码下载到一片FPGA上。在电视机校验的系统中，就用到了信号源产生的波形锯齿波，用它来检测电视机能否正常工作。在遥测系统中，信号源作为一种校验设备，需要及时、有效地向地面解调设备提供视频校验信号，从而模拟地面接收设备的视频输出信号来检验解调器的工作情况。当系统正常工作时，脉冲发生器提供的输入信号，经过加法器，减法器等模块，输出不同的波形，将输出接到试验仪4只LED发光二极管，作为不同波形输出时的指示灯。关键词：FPGA;EDA;硬件描绘语言（VHDL）A Design of Digital Source Based on FPGA WANG Li-naAbstract：A frame concentrated insert of TDMA digital source is particular introduced based on the FPGA chip developed by FPGA Chip of American ALTERA company. The train thought of the design of the system is to use EDA technology and from top to bottom ,and the main hardware function can be made on a FPGA chip by VHDL programming and principle drawing. The structure of the system is simple, the cost is low, the performance is stable and the resistance to disturbance is strong. Check the TV system, used on the source of the sawtooth waveform, use it to test whether the normal TV work. In telemetry system, the signal source as a calibration equipment, the need for timely and effective provision of equipment to the ground demodulator video calibration signal, analog ground receiving equipment to the video output signal to the work of testing demodulator. When normal working hours, the pulse generator to provide input, through addition, subtraction, etc. modules, the output of different wave, the output from four test-LED light-emitting diode, as a different light when the output waveform.Key words: FPGA ; EDA ;VHDL 前言在当今的电子领域里，集成电路产业的发展日新月异，随着电子技术的不断进步，集成电路的性能也不断的提高。21世纪人类将进入信息化社会，传统的数字电路的设计已远远的落后于今天技术的发展。EDA 技术就是以计算机为工具, 在quartus 软件平台上, 对以硬件描述语言VHDL (Very High Speed Integrated Circuit Hardware Description Language ,超高速集成电路硬件描述语言) 为系统逻辑描述手段完成的设计文件, 自动地完成逻辑编译、化简、综合及优化、逻辑仿真, 直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作。利用硬件描述语言VHDL来完成对系统硬件功能的描述。采用FPGA可编程器件可利用计算机软件方式对目标器件进行设计，而且以硬件的形式实现。可以通过直接对芯片结构的设计来实现多种数字逻辑系统功能，减小了电路设计和电路板设计的工作量及难度提高了系统的靠性。1 EDA技术与VHDL语言1.1 EDA技术EDA技术(Electronic Design Automation)即电子设计自动化。就是指以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成一门新技术。它的基本特征是:设计人员按照“自顶向下”的设计方法,对整个系统进行方案设计和功能划分,然后采用硬件描述语言(VHDL) 完成系统行为级设计,最后通过综合器和适配器生成最终目标器件。电子设计自动化(EDA)的关键技术之一是要求用形式化方法描述数字系统的硬件电路。VHDL(Very High Speed Integrated Circuit Hardware Description Language)超高速集成电路硬件描述语言在电子设计自动化中扮演着重要的角色，它是EDA 技术研究的重点之一。VHDL 语言程序可由实体(Entity)说明、结构体(Architecture)、程序包(Package)、库(Library)及配置(Configuration)5 个部分组成。其中库、实体说明、结构体是VHDL 语言程序的基本组成部分。1.2 VHDLVHDL(Very High Speed Integrated Circuit Hardware Description Language-超高速集成电路硬件描述语言)是由美国国防部开发的一种快速设计电路的工具，相比传统的电路系统的设计方法，VHDL 具有多层次描述系统硬件功能的能力，支持自顶向下(Top to Down)和基于库(Library— Based)的设计的特点，因此设计者可以不必了解硬件结构。从系统设计人手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的FPGA器件中去，从而实现可编程的专用集成电路(ASIC)的设计。1.2.1 VHDL语言的优点(1)具有更强的行为描述能力，是系统设计领域最佳的硬件描述语言。(2)具有丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。(3)VHDL 语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计的再利用功能。该功能能满足市场大规模系统高效、高速的需要，可替代多人甚至多个代发组共同工作。(4)对于用VHDL 完成的一个确定的设计，可以利用EDA 工具进行逻辑综合和优化，并自动地将VHDL 描述设计转变成门级网表。(5)VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件结构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。1.2.2 VHDL语言的设计步骤用VHDL语言进行的数字系统的设计采用“自顶向下”的设计方法，其具体步骤如下：(1)分析系统内部结构并进行系统划分，确定各个模块的接口和功能；(2)编写程序输入VHDL代码；(3)逻辑综合：就是将电路的高级语言描述转换成低级的，可与FPGA/CPLD或构成ASIC的门阵列基本结构相映射的网表文件。(4)逻辑适配：就是将由综合器产生的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、分线与操作等，配置于指定的目标器件中，产生最终的下载文件。(5)行为仿真：就是将VHDL设计源程序直接送到VHDL仿真器中所进行的仿真。(6)功能仿真：就是将综合后的VHDL网表文件再送到VHDL仿真器中所进行的仿真。时序仿真：就是将布线器/适配器所产生的VHDL网表文件送到VHDL仿真器中进性的仿真。(7)加载设计规定的编程数据到指定型号的芯片中；(8)下载，并验证设计的正确性，将文件下载到芯片中以运行；用VHDL语言进行数字系统设计的流程图图1-1所示。 VHDL输入综 合 适 配时序仿真与功能 编程下载 硬件测试图1-1 设计流程图2 FPGA芯片2.1 FPGA的概述FPGA－现场可编程门阵列技术是二十年前出现，而在近几年快速发展的可编程逻辑器件技术。这种基于EDA技术的芯片正在成为电子系统设计的主流。大规模可编程逻辑器件FPGA是当今应用最广泛的可编程专用集成电路(ASIC)。此外，FPGA还具有静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改。因此，FPGA技术的应用前景非常广阔。 2.2 FPGA与CPLD的异同点 CPLD是一个复杂可编程逻辑器件，基于EEPROM工艺，集成度低，以icroCell(包括组合部分与寄存器)为基本单元。内部结构为“与或阵列”。该结构来自于典型的PAL、GAL器件的结构。任意一个组合逻辑都可以用“与—或”表达式来描述，所以该“与或阵列”结构能实现大量的组合逻辑功能。FPGA和CPLD都是可编程ASIC器件。他们共同的优点：(1).规模越来越大，实现功能越来越强，同时可以实现系统集成。(2).研制开发费用低，不承担投片风险，使用方便。(3).通过开发工具在计算机上完成设计，电路设计周期短。(4).不需要设计人员了解很深的IC知识，EDA软件易学易用。(5).通过FPGA和CPLD开发的系统成熟后，可以进行ASIC设计，形成批量生产。两者的区别：(1).FPGA适合于完成时序逻辑，CPLD更适合完成各种算法和组合逻辑。(2).在编程上FPGA比CPLD具有更大的灵活性。(3).FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。(4).CPLD的速度比FPGA快,并且具有较大的时间可预测性。(5).FPGA逻辑能力较弱但寄存器多，适于数据密集型系统。CPLD逻辑能力强而寄存器少，适用于控制密集型系统。(6). CPLD更适合完成各种算法和组合逻辑, FPGA更适合于完成时序逻辑。换句话说, FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。3 Quartus Ⅱ软件简述3.1 Quartus Ⅱ概述Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、Verilog HDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片(电路)平面布局连线编辑；LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。3.2 Quartus Ⅱ的基本功能Quartus Ⅱ软件领先的技术提供最高的FPGA和CPLD性能。Quartus Ⅱ设计软件的技术领先性给高密度FAGA设计，低成本FPGA设计以及CPLD设计提供了最高的性能。(1) 多年来的优势积累(2) 惟一的FPGA供应商提供的集成物理综合技术(3) 更快的时序逼近(4) 最易使用的设计优化技术(5) 实现后期设计更改的同时保持性能(6) 惟一提供并行开发FPGA和结构化ASIC3.3 Quartus Ⅱ的设计流程Quartus Ⅱ的设计流程如下所述：(1) 设计输入:完成期间的硬件描述，包括文本编辑器、块与符号编辑器、MegaWizard插件管理器、约束编辑器和布局编辑器等工具。(2) 综合:包括分析和综合器以及辅助工具和RTL查看器等工具。(3) 布局连线：将设计综合后的网表文件映射到实体器件的过程，包括Fitter工具、约束编辑器、布局图编辑器、芯片编辑器和增量布局连线工具。(4) 时序分析:Quartus Ⅱ软件的定时分析功能在编译过程结束之后自动运行，并在编译报告的Timing Analyses文件夹中显示。(5) 仿真:Quartus II提供了功能仿真和时序仿真两种工具。(6) 器件编程与配置:包括四种编程模式，即被动串行模式、JTAG模式、主动串行模式和插座内编程模式。4 数字信号源4.1 数字信号源 数字信号源是整个数字信号传输系统的发终端，其逻辑功能包括：（1）接收来自信号输入的信息，预设置所传输的信号和信号所伴随的标志；（2）对输入的频率进行分频；（3）对输入的并行信号转换成串行输出信号。数字信号源是由加法器，减法器等部分组成，其原理图如图所示，当给予不同的模拟量时，产生不同的波形，例如：当输入00时，显示递增锯齿波，输入01时，显示递减锯齿波，输入10时，显示三角波，输入11时，显示递增阶梯波。4.2 数字信号源的功能实现采用EDA的方法来完成数字信号源的设计，即通过VHDL硬件描述语言的设计，用FPGA来实现。FPGA即现场可编程逻辑器件是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读人片内编程RAM中，配置完成后，FPGA进人工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。4.3 逻辑结构描述在设计中由加法器，减法器，计数器构成，它的逻辑框图如图2-1所示：输入不同信号递增锯齿波递减锯齿波 三角波递增阶梯波加法器减法器加减法器计数器图4-1数字信号源逻辑框图 数字信号源发生器:信号产生的基本原理是根据输入的不同信号，产生不同的波形。加法器模块：每次加法器加一，波形就上升一点，加法器不停的计数，就出现递增锯齿波。减法器模块：减法器每减一次，波形就下降一个台阶，减法器不停的计数，就出现了递减锯齿波。加减法器模块：三角波呈上升状态时，加法器起递增作用，三角波呈下降状态时，减法器起递减作用。计数器模块:用八进制计数器实现，即每次递增32位实现。当系统正常工作时，脉冲发生器提供的输入信号，经过加法器，减法器等模块，输出不同的波形，将输出接到试验仪4只LED发光二极管，作为不同波形输出时的指示灯，这些LED发光二极管可安置在函数信号发生器的仪器面板上，方便用户选择波形之用。在数字信号源的设计中，在输入信号改变状态时，输出端可能出现虚假的信号，在十进制记数器由于中产生了竞争冒险，所以在编写计数器中，编写了消除竞争冒险的程序，使在记数值更加准确！5 数字信号源设计的基本原理5.1 原理 根据数据信号源的基本原理，需要一个输入信号，作为输出波形的选择模式。当输入模式是00时，输出是递增锯齿波，当输入模式是01时，输出是递减锯齿波，当输入模式是10时，输出是三角波，当输入模式是11时，输出是递增阶梯波。如图5-1所示。图5-1数字信号源原理图 本设计以一个四种波形的数字信号源，总的设计时间是100us,时间间隔是10ns,说明设计的基本原理及实现方法。设计的数字信号源由加法器模块、减法器和计数器模块组成。根据信号源的定义和数字模拟的基本原理,根据信号的组成，选择波形的输出模式,有四种模式可供选择，递增锯齿波，递减锯齿波，三角波，递增阶梯波。设计要求是, 根据输入信号的组成，输出各种波形，通过LED发光二极管上，作为输出的指示灯，然后通过芯片连接到示波器上，通过示波器观察波形。生成器件如图5-2所示。 图5-2 生成的器件图 5.2 程序设计方法 采用自顶向下的设计方法，将电路分为4个模块分别设计，模块之间通过参量传递进行通讯，接下来分别设计每个模块，在进行模块功能设计时，采用了VHDL语言的输入方式。 全部模块的源程序见附录。6 系统仿真通常，在设计过程中每一个阶段都要进行仿真验证其正确性。在综合前，要进行行为仿真，将VHDL源程序直接送到VHDL仿真器中仿真，此时的仿真只是根据VHDL的语义进行的，与具体电路没有关系。综合后，可利用产生的网表文件进行功能仿真，以便了解设计描述与设计意图的一致性。功能仿真仅对设计描述的逻辑功能进行测试模拟，以便了解其实现的功能是否满足原设计的要求，仿真过程不涉及具体器件的硬件特性。时序仿真根据适配后产生的网表文件进行中的仿真网表，是接近真实器件运行的仿真，仿真过程中已将器件硬件特性考虑进去了，因此仿真精度要高的多。 系统仿真是分模块进行的，把每一个模块的功能仿真完成后，再把整个系统连接起来进行仿真。6.1递增锯齿波的实现 递增锯齿波的时序仿真如图6-1所示。 图6-1 递增锯齿波仿真图 本模块其中仿真时间为100us，间隔为5ns。控制信号为Mode1,Mode2,波形输出指示灯为Model0_out,输出为dout.加法计数器每增加1，递增锯齿波就上升一个振幅，计数不断增加，递增锯齿波就形成了。6.2递减锯齿波的实现递减锯齿波的时序仿真如图6-2所示。 图6-2 递减锯齿波仿真图 本模块其中仿真时间为100us，间隔为5ns。控制信号为Mode1,Mode2, 波形输出指示灯为Model1_out,输出为dout.减法计数器每减少1，递减锯齿波就下降一个振幅，计数不断增加，递减锯齿波就形成了。6.3三角波的实现三角波的时序仿真如图6-3所示。 图6-3 三角波仿真图 本模块其中仿真时间为100us，间隔为5ns。控制信号为Mode1,Mode2, 波形输出指示灯为Model2_out,输出为dout.加法计数器每增加1，三角波就上升一个振幅，计数不断增加，递增三角波上升部分就形成了。减法计数器每减少1，三角波就下降一个振幅，计数不断增加，三角波下降部分就形成了。6.4递增阶梯波的实现递增锯齿波的时序仿真如图6-4所示。 图6-4递增阶梯波仿真图 本模块中，控制信号为Mode1,Mode2, 波形输出指示灯为Model3_out,输出为dout.是采用八进制的计数器实现的，它采用的是00H、20H、40H、60H、80H、A0H、C0H、E0H的八进制计数器，即每次递增32作为递增阶梯的幅度。6.5整个原理图的仿真系统仿真是分模块进行的，把每一个模块的功能仿真完成后，再把整个系统连接起来进行仿真。仿真图如6-5所示。 图6-5数字信号源 整个系统的过程是：当输入模式是00时，输出是递增锯齿波，当输入模式是01时，输出是递减锯齿波，当输入模式是10时，输出是三角波，当输入模式是11时，输出是递增阶梯波。整个系统仿真时间为100us，间隔为5ns。控制信号为Mode1,Mode2,输出为dout.7编程下载选择好一个合适的目标器件后，完成设计分析综合过程时，得到工程的数据库文件后，紧接着就需要对设计中的输入、输出引脚指定到具体的器件引脚号码上，将其一一对应起来，指定引脚号码成为引脚分配。以EPEK30TC144-3为目标芯片。其引角锁定如图7-1所示。 图7-1 数字信号源引脚锁定图 其中，各引脚的功能如下：clk是时钟信号，它控制的是给予脉冲，cr是清零信号，每次仿真完以后，它就自动清零，mod1、mod0是控制信号，选择波形的输出方式，Model0_out，Model1_out，Model2_out，Model3_out为波形输出指示灯，分别代表递增锯齿波，递减锯齿波，三角波，递增阶梯波，dout 为输出信号。如图7-1所示，将clk接实验仪时钟源；cr,mod1,mod0接实验仪拨动开关：输出dout[7..0]分别接实验仪EPEK10TC144-3的dout[7..0]，将EPEK30TC144-3的cs,ce直接接地；model3_out- model0_out分别接到实验仪4只LED发光二极管，作为不同波形输出时的指示灯，这些LED发光二极管可安置在函数信号发生器的仪器面板上，方便用户选择波形之用。用手动拨动开关以选择波形的模式：[MOD1,MOD0]=”00”时，输出递增锯齿波，此时Model0_Out=‘1’，LED0点亮；[MOD1,MOD0]=”01”时，输出递减锯齿波，此时MODEL1_OUT=‘1’，LED1点亮；[MOD1,MOD0]=”10”时，输出三角波，此时MODEL2_OUT=‘1’，LED2点亮；[MOD1,MOD0]=”11”时，输出递增阶梯波，此时MODEL3_OUT=‘1’，LED3点亮；编程下载如图7-2所示。图7-2 数字信号源编程下载图 线路连接如图7-3所示。图7-3 数字信号源 8 结论本文重点重点介绍了基于大规模可编程期件FPGA、采用VHDL硬件描述语言设计的数字信号源电路的实现过程，借助上述设计、实现方法，使设备在小型化方面有所突破。考虑到硬件功耗的降低和面积的减小，以及成本的降低，采用了软件模拟仿真的方法，进行了波形仿真，达到了预期产生四种波形的作用。在电视机校验的系统中，就用到了信号源产生的波形锯齿波，用它来检测电视机能否正常工作。在遥测系统中，信号源作为一种校验设备，需要及时、有效地向地面解调设备提供视频校验信号，从而模拟地面接收设备的视频输出信号来检验解调器的工作情况；同时，信号源还能够提供调制发射机的高电平信号，用于模拟弹上发射信号校验地面接收解调设备，从这种意义上讲，信号源本身的工作应该更稳定、可靠；另一方面，小型化、智能化、通用化信号源的设计和实现是必然的趋势。所以这次的设计就是适应以上的要求而产生的，CLPD/FPGA等大规模可编程器件的发展成熟和EDA技术为此奠定了良好的软硬件基础。EDA技术是现代电子信息工程领域的一门新技术,是在先进的计算机工作平台上开发出来的一整套电子系统设计的软硬件工具,并提供了先进的电子系统设计方法，我国EDA技术的应用水平长期落后于发达国家,因此,广大电子工程人员应该尽早掌握这一先进技术,这不仅是提高设计效率的需要,更是我国电子工业在世界市场上生存、竟争与发展的需要。FPGA是一种可由用户自定义并进行配置的高密度专用集成电路。FPGA具有阵列型PLD器件的优点，同时其结构又类似掩模可编程门阵列，因此具有更高的集成度和更强大的逻辑实现能力，使得设计更加灵活和容易实现。目前，FPGA的主要发展动向是：随着大规模现场可编程逻辑器件的发展，系统设计进入"片上可编程系统"（SOPC）的新纪元；芯片朝着高密度、低压、低功耗方向挺进；国际各大公司都在积极扩充其IP库，以优化的资源更好的满足用户的需求，扩大市场；特别是引人注目的所谓FPGA动态可重构技术的开拓，将推动数字系统设计观念的巨大转变。VHDL 硬件描述语言是以高级语言为基础，能够以形式化方式描述电路的结构和行为，并用于模拟和综合的高级描述方法。打破了硬件和软件设计人员之间互不干涉的界限, 可以使用语言的形式来进行数字系统的硬件结构、行为的描述, 直接设计数字电路硬件系统。这样, 使用语言描述的形式, 大大缩短了开发周期, 减少了开发难度, 并使得系统更加灵活、稳健。 谢 辞在做设计的时候，出现了很多的问题。例如：在做硬件描述语言VHDL的程序时，总是出现一些错误，由于自己的疏忽，找了很多次也没有找出错误的原因。后来经过指导老师和同学们的提醒以及帮助下，终于找到在程序中间的结构体中找到了错误，原来是结构体的名称没有跟保存的项目名称一致，最后设置正确的命名以及正确的路径后，程序终于通过了。也发现了在做设计的时候，自己的一些缺陷，在指导老师和同学的帮助下，不断的改进，纠正错误。所以论文得以完成，要感谢的人实在太多了，首先要感谢徐梁老师，因为设计是在他的悉心指导下完成的。每一步都是在徐梁老师的指导下完成的，倾注了徐梁老师大量的心血。他的循循善诱的教导和不拘
