RS232通讯模块（UART）的设计 摘要 介绍了通用异步收发器（UART）的原理，并以可编程逻辑器件FPGA为核心控制部件，基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程完成UART的设计。经测试，该设计完全达到了设计要求。 用VHDL设计RS232通讯的接口模块UART。第1章 系统设计1．1 UART的原理UART即Universal Asynchronous Receiver Transmitter通用异步收发器，是一种应用广泛的短距离串行传输接口。往往用于短距离、低速、低成本的微机与下拉机的通讯中。8250、8251、NS16450等芯片都是常见的UART器件。常见的UART连接通信图如图1.1.1所示。图1.1.1 UART三线连接通信示意图图中两边的TXD、RXD信号是交错的。TXD是UART发送端，为输出；RXD是UART接收端，为输入。在TXD、RXD信号线上的电平也不是普通的TTL5V电平，而是RS232的接口电平。基本UART只需要两条信号线（RXD、TXD）就可以完成数据的相互通信，接收与发送是互不干扰的，也是全双工的，这样就大大降低了传送的费用。但要求在TXD、RXD指定一定的规则，以使接收、发送之间能协调一致。UART的基本概念：（1）在信号线上共有两种状态，可分别用逻辑1和逻辑0来区分。在发送器空闲时，数据线应该保持在逻辑1状态。（2）起始位（Start Bit）。发送器是通过发送起始位而开始一个字符传送，起始位使数据线处于逻辑0状态，提示接收器数据传输即将开始。（3）数据位（Data Bits）。起始位之后就是传送数据位。数据位一般为一个字节的数据（也有6位、7位的情况），低位（LSB）在前，高位（MSB）在后。（4）校验位（parity Bit）。可以认为是一个特殊的数据位。校验位一般用来判断接收的数据位有无错误，一般是奇偶校验。在使用中，该位常常取消。（5）停止位。停止位在最后，用以标志一个字符传送的结束，它对应于逻辑1状态。（6）位时间。即每个位的时间宽度。起始位、数据位、校验位的位宽度是一致的，停止位有0.5位、1位、1.5位格式，一般为1位。（7）帧。从起始位开始到停止位结束的时间间隔称之为一帧。（8）波特率。UART的传送速率，用于说明数据传送的快慢。在串行通信中，数据是按位进行传送的，因此传送速率用每秒钟传送数据位的数目来表示，称之为波特率。如波特率9600=9600bps（位/秒）。UART的数据帧格式为： STARTD0D1D2D3D4D5D6D7PSTOP起始位数 据 位校验位停止位UART的整个设计模块分为三个子模块和一个模块：（1）波特率发生器；（2）接收模块；（3）发送模块；（4）总模块。帧的基本时序如图1.2.1所示。图1.1.2 帧的基本时序1．2 UART的原理方框图异步收发器的原理框图如图1.2.1所示。 图1.2.1 异步收发器的原理框图 第2章 单元电路的设计2．1顶层模块的设计异步收发器的顶层模块由波特率发生器、UART接收器和UART发送器构成。UART发送器的用途是将准备输出的并行数据按照基本UART帧格式转为TXD信号串行输出；UART接收器接收RXD串行信号，并将其转化为并行数据，但串并转换的时钟同发送器一样处理，收发设备间的时钟是会累计的，会导致接收数据不正确，波特率发生器就是专门产生一个远远高于波特率的本地时钟信号对输入RXD不断采样，以不断地让接收器与发送器保持同步。电路图如图2.1.2所示。仿真波形图如图2.1.1所示。图2.1.1 仿真波形 2．2波特率发生器波特率发生器实际上就是一个简单的分频器。可以根据给定的系统时钟频率（晶振时钟）和要求的波特率算出波特率分频因子。已算出的波特率分频因子作为分频器的分频数。对于波特率发生器中的系数一般在FPGA实现时往往是固定的（同UART专用芯片不同，FPGA具体设计的易改性，而专用芯片不易改动，所以UART专用芯片中还需要加上复杂接口以便在使用时改变波特率），但对于不同的实现，这个系数需要更改。使用VHDL的Generic语句可使问题获得两全其美的解决。波特率发生器产生的分频时钟，不是波特率时钟，而是波特率时钟的16倍，目的是为了在接收事实进行精确地采样，以提出异步的串行数据。仿真波形如图2.2.1所示。图2.2.1 波特率发生器的仿真波形 2．3 UART接收器2．3．1 UART接收器的原理和状态机的设计由于串行数据帧和接收时钟是异步的，由逻辑1转为逻辑0可以被视为一个数据帧的起始位。然而，为了避免毛刺影响，能够得到正确的起始位信号，必须要求接收到的起始位在波特率时钟采样的过程中至少有一半都是属于逻辑0才可认定接收到的是起始位。由于内部采样时钟bclk周期（波特率发生器产生）是发送或接收波特率时钟频率的16倍，所以起始位需要至少8个连续bclk周期的逻辑0被接收到，才认为起始位接收到，接着数据位和奇偶校验位将每隔16个bclk周期被采样一次（即每一个波特率时钟被采样一次）。如果起始位的确是16个bclk周期长，那么接下来的数据将在每个位的中点处被采样。图2.3.1是UART接收器的接收状态机。图2.3.1 UART接收器的接收状态机状态机一共有5个状态：R_START（等待起始位）、R_CENTER（求中点）、R_WAIT（等待采样）、R_SAMPLE（采样）、R_STOP（停止位接收）。R_START状态：当UART接收器复位后，接收状态机将处于这一个状态。在此状态，状态机一直在等待RXD的电平跳转，从逻辑1变为逻辑0，即起始位，这意味着新的一帧UART数据帧的开始，一旦起始位被确定，状态机将转入R_CENTER状态。图2.1中的RXD_SYNC信号是RXD的同步信号，因为在进行逻辑1或逻辑0判断时，不希望检测的信号是不稳定的，所以不直接检测RXD信号，而是检测经过同步后的RXD_SYNC信号。R_CENTER状态：对于异步串行信号，为了使每一次都检测到正确的位信号，而且在较后的数据位检测时累计误差较小，显然在每位的中点检测是最为理想的。在本状态，就是由起始位求出每位的中点，通过对bclk的个数进行计数（RCNT16），但计数值不是想当然的“1000”，要考虑经过一个状态，也即经过了一个bclk周期，所希望得到的是在采样时1/2位。另外，可能在R_START状态检测到的起始位不是真正的起始位，可能是一个偶然出现的干扰尖脉冲（负脉冲）。这种干扰脉冲的周期是很短的，所以可以认为保持逻辑0超过1/4个位时间的信号一定是起始位。R_WAIT状态：当状态机处于这一状态，等待计满15个bclk，在第16个bclk是进入R_SAMPLE状态进行数据位的采样检测，同时也判断是否采集的数据位长度已达到数据帧的长度（FRAMELEN），如果到来，就说明停止位来临了。FRAMELEN在设计时是可更改的（使用了Generic），在本设计中默认为8，即对应的UART工作在8位数据位、无校验位格式。R_SAMPLE状态：即数据位采样检测，完成后无条件状态机转入R_WAIT状态，等待下次数据位的到来。R_STOP状态：无论停止位是1还是1.5位，或是2位，状态机在R_STOP不具体检测RXD，只是输出帧接收完毕信号（REC_DONE<=‘1’），停止位后状态机转回到R_START状态，等待下一个帧的起始位。状态机的VHDL代码见附录1程序清单。2．3．2UART接收器的仿真UART接收器的仿真波形如图2.3.2所示。图2.3.2 UART接收器的仿真波形 2．4 UART发送器2．4．1 UART发送器的原理及状态机的设计发送器只要每隔16个bclk周期输出1个即可，次序遵循1位起始位，8位数据位和1位停止位。在本设计中没有校验位，但只要改变Generic参数FrameLen，也可以加入校验位，停止位是固定的1位格式。图2.4.1是发送状态机的状态图。图2.4.1 发送状态机的状态图此状态机一共有5个状态：X_IDLE（空闲）、X_START（起始位）、X_WAIT（移位等待）、X_SHIFT（移位）、X_STOP（停止位）。X_IDLE状态：当UART被复位信号RESETL复位后，状态机将立刻进入这一状态。在这个状态下，UART的发送器一直在等待一个数据帧发送命令XMIT_CMD。XMIT_CMD_P信号是对XMIT_CMD的处理，XMIT_CMD_P是一个短脉冲信号。这时由于XMIT_CMD是一个外加信号，在FPGA之外，不可能对XMIT_CMD的脉冲宽度进行限制，如果XMIT_CMD有效在UART发完一个数据帧后仍然有效，那么就会错误地被认为，一个新的数据发送命令又到来了，UART发送器就会再次启动UART帧的发送，显然该帧的发送是错误的。在此对XMIT_CMD进行了脉冲宽度的限定，XMIT_CMD_P就是一个处理后的信号。当XMIT_CMD_P=‘1’，状态机转入X_START，准备发送起始位。X_START状态：在这个状态下，UART的发送器一个位时间宽度的逻辑0信号至TXD，即起始位。紧接着状态机转入X_WAIT状态。XCNT16是bclk的计数器。X_WAIT状态：同UART接收状态机中的R_WAIT状态类似。X_SHIFT状态：当状态机处于这一状态时，实现待发数据的并串转换。转换完成立即回到X_WAIT状态。X_STOP：停止位发送状态，当数据帧发送完毕，状态机转入该状态，并发送16个bclk周期的逻辑1信号，即1位停止位。状态机送完停止位后回到X_IDLE状态，并等待另一个数据帧的发送命令。状态机的VHDL代码见附录1程序清单。2．4．2UART发送器的仿真UART发送器的仿真波形如图2.4.2所示。图2.4.2 UART发送器的仿真波形 第3章 软件设计 3．1 软件设计平台的介绍及实现方法本设计中采用可编程逻辑设计环境Xilinx Foundation Series ISE 4.2i进行设计。ISE是Xilinx 公司推出的EDA软件系统。该系统是一个集成化环境，由项目导航工具（Project Navigator）、设计输入工具（Design entry tools）、逻辑综合工具（Design Synthesis）、设计实现工具（Design Implementation tools）、设计约束图形编辑接口（Design constraints Graphic User Interfaces）等组成的一个的软件平台。具体实现方法步骤是：1.VHDL设计输入：主要是在将单元电路（如4位计数器）的VHDL描述程序写入到Xilinx Foundation Series ISE的文本编辑窗口中。2.模块功能验证：用HDL Bencher生成4位计数器的测试向量，并且用Xilinx版的ModelSim对4位计数器进行行为功能仿真。3.顶层电路逻辑图输入：（1）先用以上建立的4位计数器模型生成电路逻辑符号（2）新建顶层电路的逻辑图文件（3）调用以上建立的4位计数器（4）将符号连接起来（5）给连线命名（6）生成总线（7）加入输入输出端口4.设计实现5.时序分析：用HDL Benc工具生成顶层电路top.sch测试向量，并且用Xilinx版的ModelSim进行仿真。 3．2程序设计流程图接收机的程序流程图如图3.1所示。 图3.1接收机的流程图 第4章 系统测试一、测试方法：利用ISE软件开发平台将用VHDL语言编好的程序进行综合、仿真，观察仿真的波形。然后进行引脚锁定，锁好引脚就马上将程序下载到Spartant2系列xc2s200-5pq208中，然后运行。二、测试仪器设备：清华同方的TPG_FPGA教学实验系统三、测试数据、指标和测试结果：接收器的测试：用开关代替输入数据，当开关为1时，当接收器接收到8位数据完以后，同时点亮8个发光二极管，反之，则全灭。发送器的测试：用8个开关的开与关来模拟8位待发送数据，任意输入一个数时，则发光二极管（1个）随着开关的状态灭与亮。 第5章 设计总结通过用清华同方的TPG_FPGA教学实验系统进行测试，本设计能很好的完成通讯的功能，各项指标均达到了设计要求。 参考文献1． 潘松，黄继业.EDA技术实用教程[M].北京：科学出版社，2002.10第一版.2． 赵俊超等.集成电路设计VHDL教程[M] .北京：北京希望电子出版社，2002.8第一版. 附 录附录1 程序清单顶层程序===============================================================================--功能：完成通用异步收发器（UART）的设计--说明：顶层程序由三个模块（baud、reciever、transfer）构成--最后修改时间：2003年7月10日===============================================================================library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL; entity top is Port (clk32mhz,reset,rxd,xmit_cmd_p_in:in std_logic; --总的输入输出信号的定义 txdbuf_in:in std_logic_vector(7 downto 0); rec_ready,txd_out,txd_done_out:out std_logic; rec_buf:out std_logic_vector(7 downto 0)); end top; architecture behavioral of top iscomponent reciever Port (bclkr,resetr,rxdr:in std_logic; r_ready:out std_logic; rbuf:out std_logic_vector(7 downto 0));end component;component transfer Port (bclkt,resett,xmit_cmd_p:in std_logic; txdbuf:in std_logic_vector(7 downto 0); txd:out std_logic; txd_done:out std_logic);end component;component baud Port (clk,resetb:in std_logic; bclk:out std_logic);end component;signal b:std_logic;beginu1:baud port map(clk=>clk32mhz,resetb=>reset,bclk=>b); --顶层映射u2:reciever port map(bclkr=>b,resetr=>reset,rxdr=>rxd,r_ready=>rec_ready, rbuf=>rec_buf);u3:transfer port map(bclkt=>b,resett=>reset,xmit_cmd_p=>xmit_cmd_p_in, txdbuf=>txdbuf_in,txd=>txd_out,txd_done=>txd_done_out); end behavioral;波特率发生器程序===============================================================================--说明：由一个分频器组成，将外部输入的32MHz的信号分成频率为153600Hz的信号--最后修改时间：2003年7月10日===============================================================================library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL; entity baud is Port (clk,resetb:in std_logic; bclk:out std_logic);end baud; architecture behavioral of baud isbeginprocess(clk,resetb)variable cnt:integer;begin if resetb='1' then -- resetb='1'时复位 cnt:=0; bclk<='0'; elsif rising_edge(clk) then if cnt>=208 then cnt:=0; bclk<='1'; --设置分频系数 else cnt:=cnt+1; bclk<='0'; end if; end if;end process;end behavioral; UART发送器程序===============================================================================--说明：由五个状态（x_idle,x_start,x_wait,x_shift,x_stop）和一个进程构成--最后修改时间：2003年7月10日===============================================================================library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL; entity transfer is generic(framlent:integer:=8); Port (bclkt,resett,xmit_cmd_p:in std_logic; --定义输入输出信号 txdbuf:in std_logic_vector(7 downto 0):="11001010"; txd:out std_logic; txd_done:out std_logic);end transfer; architecture behavioral of transfer istype states is (x_idle,x_start,x_wait,x_shift,x_stop); --定义个子状态signal state:states:=x_idle;signal tcnt:integer:=0;begin process(bclkt,resett,xmit_cmd_p,txdbuf) --主控时序、组合进程variable xcnt16:std_logic_vector(4 downto 0):="00000"; --定义中间变量variable xbitcnt:integer:=0;variable txds:std_logic; begin if resett='1' then --复位 state<=x_idle; txd_done<='0'; txds:='1'; elsif rising_edge(bclkt) then case state is when x_idle=>if xmit_cmd_p='1' then state<=x_start; txd_done<='0'; else state<=x_idle; --状态1，等待数据帧发送命令 end if; when x_start=>if xcnt16>="01111" then state<=x_wait; xcnt16:="00000"; else xcnt16:=xcnt16+1; txds:='0'; state<=x_start; end if; --状态2，发送信号至起始位 when x_wait=>if xcnt16>="01110" then if xbitcnt=framlent then state<=x_stop; xbitcnt:=0; else state<=x_shift; end if; xcnt16:="00000"; else xcnt16:=xcnt16+1; state<=x_wait; end if; --状态3，等待状态 when x_shift=>txds:=txdbuf(xbitcnt); xbitcnt:=xbitcnt+1; state<=x_wait; --状态4，将待发数据进行并串转换 when x_stop=>if xcnt16>="01111" then if xmit_cmd_p='0' then state<=x_idle; xcnt16:="00000"; else xcnt16:=xcnt16; state<=x_stop; end if; txd_done<='1'; else xcnt16:=xcnt16+1; txds:='1'; state<=x_stop; end if; --状态5，停止位发送状态 when others=>state<=x_idle; end case; end if; txd<=txds;end process;end behavioral;UART接收器===============================================================================--说明：由五个状态（r_start,r_center,r_wait,r_sample,r_stop）和两个进程构成--最后修改时间：2003年7月10日===============================================================================library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL; entity reciever is generic(framlenr:integer:=8); Port (bclkr,resetr,rxdr:in std_logic; --定义输入输出信号 r_ready:out std_logic; rbuf:out std_logic_vector(7 downto 0));end reciever; architecture behavioral of reciever istype states is (r_start,r_center,r_wait,r_sample,r_stop); --定义各子状态signal state:states:=r_start;signal rxd_sync:std_logic;beginpro1:process(rxdr)begin if rxdr='0' then rxd_sync<='0'; else rxd_sync<='1'; end if;end process; pro2:process(bclkr,resetr,rxd_sync) --主控时序、组合进程variable count:std_logic_vector(3 downto 0); --定义中间变量variable rcnt:integer:=0;variable rbufs:std_logic_vector(7 downto 0);begin if resetr='1' then --复位 state<=r_start; count:="0000"; elsif rising_edge(bclkr) then case state is when r_start=>if rxd_sync='0' then state<=r_center; r_ready<='0'; rcnt:=0; else state<=r_start; r_ready<='0'; end if; --状态1，等待起始位 when r_center=>if rxd_sync='0' then if count="0100" then state<=r_
