在65nm节点，IC设计成本和设计团队的增加，为EDA行业呈现了一个发展机会。据International Business Strategies公司的首席执行官Handel Jones的观点，如果EDA行业能够提供生产率更高的解决方案，让客户不必持续增加人头数就能够做65nm设计，那么，EDA行业的增长率有望增加。“EDA行业要做的事情就是点点设计团队的人头数，然后，考察如何通过提供生产率更高的工具，来减缓或减低人头数的增加，”Jones说。 Jones认为，EDA市场的发展比IC行业要快。在1996年，他就曾经说，半导体公司的研发支出大约占收入的5.5%。到2010年，他说，研发支出将几乎占收入的14%，其中一些公司的支出可能高达20%到25%。“各公司无法继续增加研发人员，”Jones说，“他们必须让工程师提高生产率，为此，你就要提高工具的生产率。” Jones认为，随着芯片制造商采用像电压岛和后偏置技术来管理泄漏电流，65nm晶圆量产将比原先认为的时间要快得多。各公司已经自动自发地采取“重大的妥协”以实现更高的65nm门密度，包括在芯片面积和性能中的折衷，以及转向多核架构， Jones说。 Jones认为，泄漏电流正在成为65nm芯片设计工程师面对的头号问题。他的观点与最近EE Times设计调查所得到的结论一致，调查发现芯片设计工程师目前最为关心的是功能验证和时序收敛，但是，随着特征尺寸的缩小，他们预期管理泄漏电流将成为他们最为关心的问题。 “我们认为，为了解决该领域的问题，需要全新的系列工具和环境，”Jones说，“这是一组全新的变量—你如何折衷电流和频率？你如何做那些折衷是一件应该在设计开始就应该做的事情，而不是到后端才做。这是一个根本变化。” 着重于为该领域提供方案的公司之一就是Zenasis科技。Zenasis采用拥有专利的“混合优化”技术来分析逻辑、物理和三极管级设计。根据Zenasis公司总裁兼首席执行官Dennis Harmon的观点，各公司正在艰难地作出折衷，以减轻65nm及其以上节点的泄漏电流问题。 “但是，你不能以牺牲频率的代价来改善泄漏功率，”Harmon说，“我要说，不管你在哪一个设计节点，你都会关注工作频率。没有人想让系统的运行慢下来，人们总是想让系统跑得更快。” 与EDA行业建立不同的关系 Jones表示，65nm设计中的效率低下、面积和成本的增加以及所达到的性能速度比芯片制造的期望要低，等等因素将“使IC供应商说‘我们需要更好的工具并要跟EDA行业建立不同的关系。’” 设计成本—在典型情况下是随着设计类型的改变而改变—在65nm节点是随着项目团队规模越来越大而呈现增长之势，Jones说。他估计在65nm节点，项目管理成本占总设计成本的20%到25%，比90nm的12%到15%大幅上升。 Jones还指出，有多种产品都被称为65nm设计。例如，闪存制造商，通过测量特征尺寸的半引脚间距(half-pitch)，来划分工艺及节点；这种划分方法比英特尔公司和其它逻辑制造商所采用的保守方法更为积极。 “在生产工艺中，英特尔可能领先业界12到18个月，如果你逐个比较的话，”Jones说。Jones估计在2005年有41个设计开始采用65nm，他预测今年将有127个采用65nm的设计，而2007年将增加239个。这些设计当中，有些开始就包括测试芯片，Jones表示，跟实际产品相比，“你现在有可能量产的设计就有30到40个，”他说，“到年底，大约有60到70个设计将量产。” Jones指出，造成65nm设计成本高昂的部分原因是该设计节点尚处于非常初级的阶段。他希望成本有所降低，但是，不会像以前的节点下降得那么快。“我们已经看到一些成本的下降，但是，你必须做的验证项目的数量却非常广泛，”Jones说，“我们已经看到每一个设计的验证成本急剧增长。” Harmon表示，Zenasis公司的ZenTime工具有助于消费者缩短其达成频率目标所花的时间，他指出他们不要指望花上几个月这么奢侈的时间。 “一旦消费需求转移到对移动设备的需求，现在你必须着重在频率和功率之间作出折衷，”Harmon说，“当你转向65nm及以下工艺时，那就不仅仅是静态或‘上’电的问题了。” 各公司正利用多种多样的技术来抗击泄漏功率问题，Harmon说，包括多电压阀值设计，以及电压岛和后偏置。“凡是你想得起的，他们都会尝试，”他说。
