1.使用语言：VHDL/verilog HDL 2.各阶段典型软件介绍：输入工具： 语言输入工具： Summit. VisualHDL Summit 公司 Renior Mentor 公司图形输入: composer Cadence 公司 viewlogic viewdraw 公司仿真工具： VCS, VSS Synopsys 公司 Verolig-XL,NC-vhdl CADENCE 公司 Modle-sim Mentor 公司 HSpice pspice AVANTI 公司 综合器：逻辑综合（synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。 DesignCompile Behavial Compile Synopsys 公司 Builtgates Envisia Ambit Cadence 公司 布局布线工具： Preview .Silicon Ensemble Cadence 公司 版图验证工具： Dracula, Diva Cadence 公司物理验证（physical validate）和参数提取(LVS)ASIC设计中最有名、功能最强大的是cadence的DRECULA，可以一次完成版图从DRC（设计规则检查），ERC（电气特性检查）到LVS（寄生参数提取）的工序. DRECULA CADENCE 公司 STAR-RC AVANTI 公司 静态时序分析: Prime Time Synopsys 公司 Power analysis WattSmith 测试： DFT Compile Synopsys 公司 3.流程第一阶段：项目策划 形成项目任务书(项目进度，周期管理等)。 流程：【市场需求--调研--可行性研究--论证--决策--任务书】。 第二阶段：总体设计 确定设计对象和目标，进一步明确芯片功能、内外部性能要求，参数指标,论证各种可行方案，选择最佳方式，加工厂家，工艺水准。 流程：【需求分析--系统方案--系统设计--系统仿真】。 第三阶段： 详细设计和可测性设计 分功能确定各个模块算法的实现结构，确定设计所需的资源按芯片的要求，速度，功耗，带宽，增益，噪声，负载能力，工作温度等和时间，成本， 效益要求选择加工厂家，实现方式，（全定制，半定制，ASIC，FPGA等）；可测性设计与时序分析可在详细设计中一次综合获得，可测性设计常依据需要采 用FullScan，PartScan等方式，可测性设计包括带扫描链的逻辑单元，ATPG，以及边界扫描电路BoundScan，测试Memory的 BIST。 流程：【逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(算法的行为级，RTL级描述)--功能仿真--综合(加时序约束和设库)--电路网表--网表仿真】。 第四阶段：时序验证与版图设计 静态时序分析从整个电路中提取出所有时序路径，然后通过计算信号沿在路径上的延迟传播，找出违背时序约束的错误(主要是SetupTime 和 HoldTime),与激励无关。在深亚微米工艺中，因为电路连线延迟大于单元延迟，通常预布局布线反复较多，要多次调整布局方案，对布局布线有指导意 义。 流程：【预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成】 第五阶段：加工与完备 流程：【工艺设计与生产--芯片测试--芯片应用】
