复杂芯片日益增多的设计和验证需求一直不断向电子业界提出挑战。有了IEEE-Std 1800-2005 System-Verilog标准之后，业界出现了一种能够应对目前和未来挑战的完整而统一的语言。供应商空前规模的支持、全球数百个开发团队的迅速采用以及几十次芯片出带的成功，证明了SystemVerilog就是能够满足现时要求的适用语言。目 前，已有四十余家EDA、IP和培训供应商宣布超过90多种产品和服务支持SystemVerilog语言。有了业界支持，现在项目团队可以采用这种语言 进行芯片出带。然而，对于开发团队而言，标准得以批准以及有供应商支持还不足以促使他们使用SystemVerilog。这种语言得以广泛使用的主要原因 在于卓越的用户体验。事实上，SystemVerilog可以提供诸多功能使工程师的设计和验证工作更加简单。使用这种语言之后，设计人员仅以过去所需RTL代 码的1/3至1/2就可以完成他们的设计。这样就明显加快了设计流程，由于RTL代码行数越少错误越少，因此验证进度也随之加快。另外，设计人员将不再需 要为选择Verilog-2001还是VHDL而苦恼，因为SystemVerilog完全具有这两种语言的所有功能，并且有过之而无不及。验证工程师可以使用SystemVerilog的测试平 台功能来应用最先进的验证方法。现在的大尺寸复杂芯片需要受约束型随机以及覆盖率导向的测试平台，以尽量减少手工编写测试案例的繁重工作、使验证元件的复 用率最高，并且精确评估验证进度。SystemVerilog可以提供构建这些测试平台所需的所有构造，这极大地增加了一次流片成功的机会。设 计工程师和验证工程师都可以使用SystemVerilog丰富的断言功能来以可执行格式描述设计意图。SystemVerilog断言具有包括RTL设 计文件中的规范在内的数个独特功能，使得其在整个项目团队中被快速使用，它们可以与仿真验证和标准验证配合工作，从而在整个开发过程中为设计团队带来最大 的优势。SystemVerilog的另一个至关重要的方面在于它可以逐步采用。用户可以在使用SystemVerilog 断言功能的同时，继续以VHDL语言进行设计工作。而团队则可以选择分阶段使用SystemVerilog语言，但是使用SystemVerilog的所 有功能无疑可以得到最大的优势。例如，编译和优化设计、断言和测试平台的能力合起来可以将仿真性能提高三至五倍。对于系统级 设计而言，SystemVerilog也是一种极其有用的语言，它可以用于事务级建模、与SystemC语言编写的模型自由混合，以及共享公共验证环境。 SystemVerilog为C/C++/SystemC代码之间的交流定义了一个标准机制，它允许事务级模型、RTL设计和门级实现的验证共享同一个测 试平台环境。方法对于系统级芯片的成功至关重要，它为新技术的采用铺平了道路，并且为新技术的使用指定了最佳实践。由业界专 家撰写的《SystemVerilog验证方法手册》(Verification Methodology Manual for SystemVerilog) 一书全面描述了涵盖系统级设计和RTL设计的方法，这种解决方案对于业界是开放的。由于库源代码是免费提供的，因此用户可以使用多家供应商的 SystemVerilog产品来应用方法。SystemVerilog结束了一场语言之间的较量，它在一种完整语言中统一 了设计、断言和测试平台。从此，设计人员和验证工程师在设计和断言的表示上进入一个全新阶段，他们将对设计的结果非常自信。SystemVerilog可 以验证系统级、RTL和门级设计，同时为下一代设计和验证创新奠定了坚实的基础。作者：Manoj Gandhi, Synopsys公司高级副总裁兼验证事业部总经理, Email address: manoj@synopsys.com
